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SV52002
2014.01.07
Stratix V GS Channel and PCIe HIP Layout
Figure 1-5: General Transceiver Bank Locations for GT Devices
Ch 2 GXB
3 Ch
1-5
IOBANK_B3L
6 Ch
1 GTB
IOBANK_B3R
Ch 1 GTB
2 GXB
3 Ch
Ch 0 GXB
IOBANK_B2L
6 Ch
1 GTB
IOBANK_B2R
2 GXB
3 Ch
IOBANK_B1L
6 Ch
PCIe
1 GTB
2 GXB
IOBANK_B1R
Hard
IOBANK_B0L
6 Ch
IP
3 Ch
1 GTB
2 GXB
IOBANK_B0R
Transceiver
Bank Names
Number of Channels
Per Bank
Transceiver
Bank Names
Number of Channels
Per Bank
Notes:
1. GT transceiver banks are made up of 1 GT channel and 2 GX channels. The GT channel is the middle channel in the bank.
2. GT devices only come with one PCIe HIP block located across GX banks L0 and L1.
Related Information
? For more information about device pin-outs, refer to Pin-Out Files for Altera Devices .
? For more information about device options, refer to the Stratix V Device Overview .
Stratix V GS Channel and PCIe HIP Layout
Stratix V devices have many different channel and PCIe Hard IP variants.
Transceiver Architecture in Stratix V Devices
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